Architettura dei calcolatori/Struttura di un bus: differenze tra le versioni

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m Bot: apostrofo dopo l'articolo indeterminativo
Gian BOT (discussione | contributi)
m Bot: Correggo errori comuni (tramite La lista degli errori comuni V 1.1)
 
Riga 24:
\caption{Protocollo asincrono}
\end{figure}
 
 
Nel caso della lettura:
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\caption{Protocollo semisincrono veloce}
\end{figure}
 
 
Nel caso della lettura:
Line 123 ⟶ 121:
Lo slave può essere pi\`u lento del master, ma non troppo lento da non segnalare $/WAIT$ prima che il master chiuda la comunicazione considerandolo veloce;
nel caso normale il protocollo è sincrono e allo slave veloce non è richiesta circuiteria aggiuntiva, uno slave lento invece è pi\`u complesso da realizzare.
 
 
\subsection{Protocollo semisincrono lento}
Line 171 ⟶ 168:
Nel caso di master asincrono con slave sincrono o di master semisincrono lento con slave sincrono veloce si usa un semplice elemento di ritardo, se il master è semisincrono veloce e lo slave sincrono lento si usa una porta NAND con in ingresso $/REQ$ e $/REQ$ ritardato.
 
I ritardi possono essere realizzati con una porta open collector, una resistenza ed un condensatore, o con linee di ritardo integrate, o con shift register: una serie di $n$ registri in cascata cosícosì che occorrono $n$ cicli di clock al segnale per attraversare la catena (si possono avere problemi se la transizione del primo registro si ha quando il segnale non è stabile)
 
\section{Numero delle linee del bus}
Line 198 ⟶ 195:
\caption{Periferica sincrona con bus multiplexato}
\end{figure}
 
 
Il segnale delle linee dati/indirizzi e i comandi sono decodificati da una rete combinatoria e passato ad un registro, che lo memorizza quando arriva il segnale $/AS$ (il registro è più piccolo se posto successivamente alla rete combinatoria di decodifica).
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\item una barriera di porte 3-state sulle linee dati del master che siano attive solo quando il master ha richiesto l'accesso e gli è stato garantito (le linee $/REQ$ e $/ACK$ tra le reti RS1 e RS2 devono essere entrambe attive), il segnale $/REQ$ vede essere propagato al bus solo quando la porta 3-state è stabile, quindi può essere necessario inserire un elemento di ritardo.
\end{itemize}
 
 
\section{Arbitri}
Line 300 ⟶ 295:
\subsection{Unità di priorità}
Un \emph{unità di priorità} è un tipo di arbitro che ha sempre una sola uscita attiva che indica quale è il master abilitato all'accesso in quel momento.
 
 
 
\section{Sincronizzatori}
Line 311 ⟶ 304:
 
La probabilità che l'uscita di B diventi instabile è $\frac{1}{\tau - \Delta - t_{setup} - t_{propagation}}$; quindi il ritardo $\Delta$ deve essere scelto mediando tra la diminuzione della probabilità di errore ed il ritardo introdotto.
 
 
\section{Locking}