Reti logiche/Componenti: differenze tra le versioni

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È il flip-flop più semplice dal punto di vista circuitale e fu anche il primo ad essere realizzato. La versione attiva alta ha due ingressi s (''Set'') e r (''Reset'', detto anche ''Clear'') e due uscite q e q_ (q complementato). È una rete sequenziale asincrona (senza clock) che si evolve in accordo alle seguenti specifiche: quando lo stato d'ingresso è s=0 e r=1 il flip-flop si resetta, cioè porta a 0 il valore della variabile d'uscita q e a 1 la variabile d'uscita q_; quando lo stato d'ingresso è s=1 e r=0 il flip-flop si setta cioè porta a 1 il valore della variabile d'uscita q e a 0 la variabile d'uscita q_; quando lo stato d'ingresso è s=0 e r=0 il flip-flop conserva, cioè mantiene inalterato il valore di entrambe le variabili d'uscita. La combinazione s=1 ed r=1 non viene utilizzata in quanto instabile (il risultato dipende infatti da quale delle porte che compongono il circuito interno del flip flop viene commutata prima).
 
Quando entrambi i valori R e S sono bassi, il flip-flop si trova nello stato neutro e mantiene il valore delle uscite, in questo caso si dice che "fa memoria" (mantiene cioè in uscita il dato precedente memorizzato). Quando invece entrambi gli ingressi hanno valore 1, si ha una condizione logicamente non definita. Elettronicamente, con gli ingressi S e R contemporaneamente a 1, il circuito del flip-flop SR si trasforma in un [[w:oscillatore|oscillatore]] [[w:Multivibratore#Astabili|astabile]] la cui [[w:frequenza|frequenza]] dipende dal ritardo di trasmissione delle porte logiche componenti; le uscite del flip-flop SR emettono allora due [[w:Onda quadra|onde quadre]] di pari frequenza e sfasate di 180°. Questa "perdita di senso logico" che è possibile nei flip-flop SR è il motivo principale per cui, di norma, si impiegano flip-flop JK o D nei circuiti digitali.
 
Tabella di verità (Q+ e Qn+ (uscita negata) indicano gli stati futuri della memoria all'istante t+1 in base agli ingressi all'istante t):