Architetture dei processori/Pipeline: differenze tra le versioni
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[[Image:Pipeline 5.png|thumb|right|300px|In questa pipeline non è previsto il riporto indietro dei risultati quindi l'istruzione gialla deve attendere la memorizzazione dell'istruzione rossa introducendo due bolle e bloccando la pipeline]]
[[Image:Pipeline-4.png|thumb|right|300px|Notare come l'istruzione rossa fornisce il risultato dell'operazione direttamente all'istruzione gialla del ciclo successivo permettendole di essere eseguita senza rallentamenti]]
*Il primo problema deriva dal lavoro parallelo delle unità.
Supponiamo che la CPU con pipeline debba eseguire il seguente frammento di codice:
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