Personal computer/Mapping: differenze tra le versioni
Contenuto cancellato Contenuto aggiunto
mNessun oggetto della modifica |
|||
Riga 101:
I segnali di ''CLK'' ''READY'' e ''RESET'' a causa delle loro specifiche restrittive vengono generati da un apposito integrato, l' '''8284'''
+-------------------+
| CSYNC X1 |
| PCLK X2 |
| AEN1* ASYNC* |
| RDY1 EFI |
| READY F/C* |
| RDY2 OSC |
| AEN2* RES* |
| CLK RESET |
+-------------------+
Dal punto di vista logico l'integrato 8284 può essere diviso in tre blocchi funzionali:
* '''Ready Generator''' Dati in ingresso due segnali di ready con temporizzazioni diverse ( ''RDY1'' e ''RDY2'' ) i segnali ''AEN1*'' e ''AEN2*'' selezionano i rispettivi segnali di ready. Il segnale attivo basso di ''ASYNC*'' specifica se il segnale di ready deve essere sincronizzato al clock di discesa o rimanere asincrono. L'uscita di questo blocco è il segnale ''READY''.
* '''Clock Generator''' Il clock può essere generato sia internamente (tramite i segnali che arrivano da due oscillatori collegati ad ''X1'' ed ''X2'') che esternamente, ad esempio tramite un altro 8284, a decidere quale modalità usare è il segnale ''F/C*'', nel caso di sincronizzazione esterna vengono utilizzati come ingressi ''EFI'' e ''CSYNC''. I segnali in uscita sono ''CLK'' il clock da usare per la cpu con un ''duty cycle'' del 30%, ''PCLK'' un segnale con frequenza metà di quella del ''CLK'' e ''duty cycle'' del 50%, ''OSC'' l'output da collegare ad un altro 8284 come sincronizzazione esternza.
* '''Reset Generator''' Il segnale di reset va sincronizzato con il fronte di discesa del clock per cui il ''reset generator'' ha l'unico scopo di sincronizzare il segnale ''RES*'' ricevuto in ingresso e presentare in uscita il segnale ''RESET''
I segnali ''READY'' ''CLK'' e ''RESET'' vengono collegati direttamente in ingresso alla CPU 8088 sui rispettivi pin.
==== Circuito per la generazione del Ready ====
| |||